AMD Barcelona Quad Core Architecture
AMD 바르셀로나 쿼드 코어 아키텍처
SSE MOV instructions can be performed in the floating-point "store" pipe SSE MOV 명령은 부동소수점에서 "store" pipe를 이행할 수 있다. Two SSE operations can be executed and one SSE move per cycle 한 사이클 당 2개의 SSE 처리와 1개의 SSE가 움직일 수 있다 Support an unaligned load/execute mode, which can improve instruction packing and decoding efficiency 명령어 팩과 디코딩 효과를 증진시킬 수 있는 결합되지 않은 Load/Excute 모드 지원 Advanced branch prediction. Doubled the return stack size, more branch history bits, and built in a 512-
entry indirect branch predictor 진보한 분기 예상. 2배의 리턴 스택 사이즈, 더욱 많아진 분기 히스트리 비트, 512-entry로 증가한 간접적인 분기
예상 32-byte instruction fetch. Increases efficiency by reducing split-fetch instruction cases 32바이트 fetch 명령. Spliit-fetch 명령들을 줄임으로써 효과 증가 Sideband stack optimizer. Adjustments to the stack don't take up functional unit bandwidth. Sideband 스택 최적화. Functional Unit Bandwidth와 충돌하지 않도록 스택을 조정. Out-of-order load execution. Load instructions can actually bypass other loads in some cases, as well as
stores that are not dependent on the load in question. This minimizes the effect of L2 cache latency. 비순차적(재배열한다는 의미입니다) 로드 처리가 가능해졌다. 로드 명령들은 몇몇 상황에서 다른 로드 명령
앞으로 통과할 수 있고, 또한 의존관계에 있지 않은 스토어 명령어 앞으로 통과할 수 있다. 이것은 L2캐쉬 레이턴
시를 최소화 한다. Optimizations to the TLBs (translation lookaside buffers) TLBs의 최적화 ( 변환 색인 버퍼 ) Additional Fastpath instructions
추가된 빠른 명령 경로
Extensions to bit manipulations and SSE instructions 비트 처리와 SSE 명령 확장 Independent memory controllers, which enables more memory pages to remain open 빈채 남아 있는 더욱 많은 메모리 페이지들을 사용할 수 있는 독립 메모리 컨트롤러 Memory controllers now support full 48-bit hardware addressing, which theoretically allows for
256 terabytes of physical memory 물리 메모리의 256 테라바이트를 이론적으로 허용하는 Full 48비트 하드웨어 주소를 지원하는 메모리 컨트롤러 Implemented 1GB memory page size in addition to the common 4KB and 2MB page sizes 공유 4KB와 2MB page size에 더하여 1GB memory page size 추가 L1 cache is 64KB, the L2 cache is 512KB dedicated per core and the L3 cache is 2MB shared between 4
cores to better suited for coming age of virtualization. 64KB L1 캐시, 코어마다 Dedicated 512KB L2 캐시 와 가상화시대의 더욱 적합한 4코어사이의 Shared 2MB L3
캐시 Improved hardware support for virtualization through virtualized address translation, instead of the current
shadow paging. 현재의 Shadow Paging대신에, 가상 주소 변환을 통해 가상화를 지원하는 진보된 하드웨어 Supports separate CPU core and memory controller power planes to allow CPU to lower its power state
while the memory controller is running full bore 분리된 CPU core를 지원하며, Memory Controller가 최고속으로 작동되는 동안 Memory Controller Power는
CPU 가 그것의 Power Stat를 낮추는 것을 허용하도록 계획한다. Enhanced AMD's PowerNow allows individual core frequencies to lower while other cores may be
running full bore 강화된 AMD의 PowerNow는 다른 코어들이 최고속으로 작동하는 동안 개별적인 Core Frequencies이 더욱 낮
게 작동하는 것을 허용한다.
이 기사의 출처와 저작권은 VR-Zone에 있음을 밝힙니다.
기사 원문을 보시려면 아래의 링크를 따라가시면 됩니다.
기사 원문 보기
